【牛客】VL63 并串转换

题目

描述

题目描述：

   �index.php/tags-41973.html" >�计一个模块进行并串转换，要求每四位d输为转到一位dout输出，输出valid_in表示此时的输入有效

信号示意图：

clk为时钟

rst为低电平复位

valid_in 表示输入有效

d 信号输入

dout 信号输出

波形示意图：

输入描述：

clk为时钟

rst为低电平复位

d 信号输入

输出描述：

dout 信号输出

valid_in 表示输入有效

状态机解法

`timescale 1ns/1nsmodule huawei5(input wire clk  ,input wire rst  ,input wire [3:0]d ,output wire valid_in ,output wire dout);//*************code***********//reg [4:0] state_r = 4'd0, state_s;reg [3:0] d_r = 4'd0;always @(posedge clk, negedge rst) beginif (~rst) beginstate_r