FPGA Verilog编写状态机学习

1 二段式状态机

1.1 简介：

二���式状态机（Two-phase state machine）是一种常见的状态机实现方式，它将状态机的执行过程分为两个阶段：第一段是组合逻辑，用于确定下一个状态；第二段是时序逻辑，用于寄存状态。

1.2 实现步骤：

定义状态编码：首先，需要定义状态机的所有可能状态，并为每个状态分配一个唯一的编码。
创建状态寄存器：需要一个寄存器来存储当前的状态和下一个状态。
编写状态转移逻辑：这是状态机的第一段，通常是一个组合逻辑块，它根据当前状态和输入信号计算下一个状态。
编写状态输出：这是状态机的第二段，通常是一个时序逻辑块，它根据当前状态用always块中的非阻塞赋值输出信号。

1.3 例子

module fsm (    input clk,                // 时钟信号    input rst_n,              // 异步复位信号，低电平有效    input condition,          // 控制状态转移的条件信号    output reg action         // 执行的动作);// 定义状态参数parameter S0 = 2'b00;        // 状态0parameter S1 = 2'b01;        // 状态1parameter S2 = 2'b10;        // 状态2// 寄存当前状态和下一个状态reg [1:0] current_state, next_state;// 组合逻辑部分，根据当前状态和输入条件计算下一个状态always @(*) begin    next_state = current_state; // 默认保持当前状态    case (current_state)        S0: if (condition) next_state = S1;        S1: if (condition) next_state = S2;        S2: if (!condition) next_state = S0;        default: next_state = S0;    endcaseend// 时序逻辑部分，在每个时钟边沿根据下一个状态更新当前状态always @(posedge clk or negedge rst_n) begin    if (!rst_n) begin        current_state